Tircore 3**——Memap

mizhongquan

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写在前面

细心的读者不难发现，大约有半个月没有更新文章了，并且其实草稿箱里面也没有存货了。人到中年，小编今年同一家公司经历了2次裁员。有多离谱？男人一年才逛2次海澜之家！

但身处一家不大的公司，其实老板和员工在这之前，都面对着比较大的压力。

客户的压榨，行业的内卷，内部的迭代，硬件降本带来的风险和工作量，导致订单的减少和工作量增大的同时，问题件、客户抱怨却也是屡见不鲜。或许，裁员也是一种解脱吧，拿一笔钱，去换一个新的环境重新开始。同事之间，我觉得大家还是要抱着和平的心态去为人处事吧。

裁员之后带来的问题其实更多，员工的工作量增大，本就紧张的项目进度由于过段的交接时间也不得不延后再延后。

涿州水灾、平原地震，今年的天灾说来也是严重。不过我们看到更多的是各界人士的救助新闻。那么汽车行业呢，下半年或者后2年能不能有回暖呢，希望汽车行业人士的房贷都能赶上利率下调的福利吧。

面对压力，能做的可能更多还是保持初心吧，坚持学习，努力提升自己，提高项目的质量。如果真的有被裁的那天，用更好的简历谋求更好的待遇吧。

附一个周董的歌词：



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简介

1.Program and Data Flash Memory(PFLASH/DFLASH)

非易失性的memory，pflash用于存储数据和代码，dflash用于模拟EEPROM和UCB。

2.User Configuration Blocks(UCB)

用户配置块，配置芯片的启动方式、FLASH保护、使能HSM、SWAP AB分区。

3.BOOTROM(BROM)

只读区域，不可更改。英飞凌的启动代码。

4.Program Data Scratch-Pad RAM(PSPR/DSPR)

数据、指令抓取区，允许CPU访问指令或数据。

5.Program Data Cache(PCACHE/DCACHE)

0x8000 0000区域是带cache的pflash区，0xA000 0000开始的区域是不带Cache的区域。在多核项目中，通常都是把指令/数据拷贝到chache区再使用，可能会出现cache区的指令还没有执行，但是cpu的DSPR区数据已经修改了，需要尤其注意。

6.LMU

分为三块，LMURAM可以用来放一些共享的变量；

TRAM是例如trace32之类调试器使用的ram区；

EMEM：标定区（需要定制芯片）

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Segment



在32位mcu中，共有2^32（4GB）区域，并把他们分16个segment，每个segment256MB。可对应上图，其中Segment7对应 core0，Segment6对应 core1，依次类推。

04

Versatile Addressing Modes

通用寻址方式：



CPU可以直接访问自己的PSPR/DSPR区域，还可以通过总线去访问其他核的，但是相应的效率会下降，还要考虑总线仲裁等机制。

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最后

每个内存段要么是外设空间，要么是缓存/非缓存内存。在TirCore体系结构中，不同的网段具有不同的访问特征。访问超出实际内存大小的段将导致Trap。